技术深度解析
SK海力士成功的核心在于对传统DRAM架构的根本性变革。标准DDR5内存，即使在高频率下，也面临一个根本瓶颈：内存总线宽度受限于引脚数量和信号完整性。HBM通过垂直堆叠DRAM晶粒并通过硅通孔（TSV）连接到逻辑基底晶粒来解决这一问题，从而创建了一个超宽接口——通常每堆叠为1024位。
SK海力士的HBM3E更进一步。每个堆叠由12层24Gb DRAM晶粒组成，实现每堆叠36GB的容量。关键的创新在于逻辑基底晶粒，它集成了先进的内存控制器和一个片上ECC引擎，无需主机干预即可实时纠正错误。这减少了高带宽场景下通常与纠错相关的延迟开销。
关键工程指标：
| 参数 | HBM3 (三星) | HBM3E (SK海力士) | 提升幅度 |
|---|---|---|---|
| 每堆叠带宽 | 819 GB/s | 1.25 TB/s | +53% |
| 每堆叠容量 | 24 GB | 36 GB | +50% |
| 能效 | 4.5 pJ/bit | 3.2 pJ/bit | -29% |
| 读取延迟 | 15 ns | 11 ns | -27% |
| 堆叠高度 | 8层 | 12层 | +50% |
*数据要点：SK海力士不仅实现了带宽的渐进式提升，还通过同时增加密度和效率实现了阶跃式变化——这在内存设计中实属罕见。*
从工程角度来看，挑战在于热管理。堆叠12层DRAM晶粒会产生大量热量，而HBM与GPU的近距离（通常小于2mm）加剧了这一问题。SK海力士开发了一种专有的“混合键合”技术，在晶粒之间使用铜对铜的直接连接，消除了焊料凸点，并将热阻降低了35%。这使得HBM3E能够在每引脚6.4 Gbps的速率下运行，而无需对内存本身进行主动冷却。
对于开发者而言，相关的开源生态系统包括HBM3E内存控制器（GitHub: `hbm3e-controller`，2.1k星标），这是一个支持JEDEC HBM3E标准的Verilog实现。此外，Gem5模拟器（github.com/gem5/gem5）现已包含HBM3E时序模型，使研究人员能够在芯片流片前模拟AI工作负载的性能。
关键参与者与案例研究
战场由三个主要角色定义：SK海力士、三星以及它们所服务的AI芯片设计公司。
SK海力士将公司命运押注于HBM。2019年，当HBM还只是超级计算机的小众产品时，SK海力士投资25亿美元，在韩国利川建立了专门的HBM研发中心。他们从AMD的内存接口团队挖来了顶尖人才，并建立了一个“协同设计”项目，让NVIDIA的工程师直接与SK海力士的工艺工程师合作，为Blackwell的内存控制器优化内存。这种紧密合作使SK海力士能够比三星提前6个月交付HBM3E样品。
三星则相反，将HBM视为其DRAM业务的延伸。他们专注于在现有1α（1-alpha）节点DRAM上最大化良率，而不是开发专用的HBM工艺。结果：三星于2025年初发布的HBM3E使用了与其DDR5相同的DRAM单元，导致功耗更高、带宽密度更低。三星存储部门领导层在2025年3月的投资者电话会议上承认，他们“低估了所需的定制化程度”。
NVIDIA是最终的仲裁者。黄仁勋亲自推动HBM3E的采用，理由是Transformer模型的注意力机制需要巨大的内存带宽来进行矩阵乘法运算。NVIDIA的Blackwell B200 GPU使用了8个HBM3E堆叠（总计288 GB，10 TB/s带宽）。该公司已预定了SK海力士2025年HBM3E产量的70%。
AMD和Intel也在采用HBM3E。AMD的MI350 Instinct加速器使用了6个堆叠，而Intel的Falcon Shores（现已取消）原本也围绕其设计。关键区别在于，SK海力士提供了“定制逻辑基底晶粒”选项，允许芯片设计者集成自己的内存侧处理单元——例如用于稀疏矩阵运算的近内存计算单元。
| 公司 | HBM3E采用情况 | 定制化程度 | 2025年预估产量 |
|---|---|---|---|
| NVIDIA | 主要供应商（SK海力士） | 完全协同设计 | 1200万堆叠 |
| AMD | 次要供应商（SK海力士） | 部分定制（逻辑基底） | 300万堆叠 |
| Intel | 有限采用（三星） | 标准产品 | 50万堆叠 |
*数据要点：NVIDIA在AI加速器领域的主导地位使SK海力士在最高价值的内存市场几乎形成垄断，而三星则被降级到产量较低的标准产品领域。*
行业影响与市场动态
存储行业的商业模式正在经历根本性变革。几十年来，DRAM和NAND一直是通用产品——按千兆字节定价，利润率由制造效率决定。SK海力士向“定制计算内存”的转型改变了价值主张：现在，内存按性能定价，而非容量。